TSMC, la produzione a 3 nanometri slitta di sei mesi a causa del Coronavirus

Non solo Samsung, anche TSMC sarebbe stata costretta a posticipare l’avvio della produzione a 3 nanometri a causa della pandemia di COVID-19. Secondo alcune fonti locali, l’impossibilità di aggiornare gli impianti a causa di una carenza di macchinari avrebbe fatto slittare di sei mesi (per ora) l’introduzione del nuovo processo produttivo. Se le nuove tempistiche saranno rispettate, la produzione sperimentale nella Fab 18 di TSMC prenderà il via a dicembre, con l’obiettivo di produrre in volumi nel corso del 2022.

Non sembrano esserci problemi invece per quanto concerne la produzione di chip a 5 nanometri. La Fab 18 ospita la produzione di chip anche con quel processo produttivo, ma a quanto pare l’installazione dei macchinari necessari è avvenuta prima della crisi legata al Coronavirus. TSMC ha registrato un caso di contagio, ma l’azienda ha preso rapidamente provvedimenti, così come l’intera isola di Taiwan, uno dei paesi meno toccati dalla pandemia.

Nel frattempo, TSMC continua a lavorare anche sugli interposer. Se non sapete di che cosa si tratta, l’esempio più chiaro che possiamo farvi è la Radeon VII di AMD, dove la GPU e la memoria HBM2 sono sullo stesso interposer, una sorta di “piano comune” al cui interno passano tutte le interconnessioni elettriche. Per questo la Radeon VII non ha chip di memoria sparsi sul circuito stampato, come avviene per le soluzioni dotate di memoria GDDR6.

L’azienda ha annunciato lo scorso mese CoWoS, acronimo di Chip-on-Wafer-on-Substrate, svelando una “piattaforma” su cui i clienti potranno creare prodotti composti da più chip, in modo da stipare sempre più potenza in una data area, con maggiore efficienza sul fronte dei consumi e più libertà di progettazione rispetto a un classico chip monolitico. Secondo il Digitimes avrebbero già bussato alla porta di TSMC per sfruttare CoWoS nomi del calibro di Nvidia, AMD, HiSilicon, Xilinx e Broadcom.

CoWos è un interposer 2.5D perché permette di collocare singoli die uno accanto all’altro su un singolo “piano” di silicio. La soluzione di TSMC ha un’area di 1700 mm2 e può ospitare più die e fino a sei chip di memoria HBM, offrendo fino a 96 GB di memoria. Il bandwidth arriva fino a 2,7 terabyte al secondo, ed è 2,7 superiore rispetto a un analogo progetto presentato da TSMC nel 2016.

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